Microsemi的SmartFusion�2个SoC FPGA集成了第四代基于闪存的FPGA结构，即ARM� CortexTM-M3处理器和高性能通信接口。SmartFusion2系列是业界功耗最低、可靠性最高、安全性最高的可编程逻辑解决方案。这一新一代SmartFusion2架构提供了3.6X的门计数，采用带有进位链的4输入查找表（LUT）结构实现，性能为2倍，并包括用于数字信号处理（DSP）的多个嵌入式存储器选项和数学块。166 MHz ARM Cortex-M3处理器增强了嵌入式跟踪宏单元（ETM）、内存保护单元（MPU）、8 KB指令缓存和其他外围设备，包括控制器局域网（CAN）、千兆以太网和高速通用串行总线（USB）。高速串行接口包括外围组件互连快速（PCIe）、10Gbps连接单元接口（XAUI）/XGMII扩展子层（XGXS）+本地串行化/解串行化（SERDES）通信，而双倍数据速率2（DDR2）/DDR3内存控制器提供高速内存接口。
单事件翻转（SEU）免疫� Zero-FIT FPGA配置单元单错误纠正双错误检测（SECDED）保护：以太网缓冲区CAN消息缓冲区Cortex-M3（eSRAM）USB缓冲区PCIe缓冲区DDR内存控制器具有可选SECDED模式嵌入式擦写板内存增强防篡改功能归零非确定性随机位发生器（NRBG）用户加密服务（AES-256、SHA-256、椭圆曲线密码（ECC）引擎）用户物理不可识别功能（PUF）密钥注册和再生CRI通过DPA专利组合许可证硬件防火墙保护子系统（MSS）内存微控制器数据安全功能（在高级设备上可用）
低静态和动态功率� 对于M2S050T-FG896设备，闪存*冻结模式下结构mW处于闪存*冻结状态mW处于待机模式：
使用以下抗SEU锁存器实现的缓冲区：DDR桥（MSS、MDDR、FDDR）指令缓存MMUART FIFO SPI FIFO
基于65nm非易失性闪存处理的高效4输入LUT，具有高性能和低功耗的进位链，236块具有400MHz同步性能的双端口18Kbit SRAM（大型SRAM），240块具有2个读端口和1个写端口的三端口1Kbit SRAM（微型SRAM）高性能DSP信号处理，x 17无符号乘法和44位累加器
上电和按需时的NVM完整性检查无需外部配置内存--立即打开，断电时保留配置设计安全功能（所有设备上均可用）� 通过独特的安全功能和PLD行业新的使用模式保护知识产权（IP）加密用户密钥和比特流加载，在不太受信任的位置实现编程供应链保障设备证书
硬166 MHz 32位ARM Cortex-M3处理器DMIPS/MHz 8 KB指令缓存嵌入式跟踪宏单元（ETM）内存保护单元（MPU）单循环乘法、硬件划分JTAG调试（4线）、串行线调试（SWD，2线）和串行线查看器（SWV）接口
至16条SERDES车道，每条车道支持：� XGXS/XAUI扩展（实现10Gbps（XGMII）以太网PHY接口）本机SERDES接口有助于在结构中实现串行RapidIO，x4通道PCI Express核心，带16位PIPE接口（Gen1/Gen2）256字节最大有效负载大小64位/32位AXI/AHB主接口和从接口到应用层
64 KB嵌入式SRAM（eSRAM）512 KB嵌入式非易失性存储器（eNVM）三速以太网（TSE）10/100/1000 Mbps MAC USB 2.0高速移动（OTG）控制器，带ULPI接口CAN控制器，2.0B兼容，符合ISO11898-1，32个发送和32个接收缓冲区，每个缓冲区两个：SPI，外围设备I2至
到2个高速DDRx内存控制器MSS DDR（MDDR）和结构DDR（FDDR）控制器支持LPDDR/DDR2/DDR3最大333 MHz时钟速率SECDED启用/禁用功能支持各种DRAM总线宽度模式，x32、x36支持命令重新排序以优化内存效率支持数据重新排序，每个命令首先返回关键字
基于硬件的看门狗定时器1通用64位（或两个32位）定时器实时日历/计数器（RTC）DDR桥（4端口数据R/W缓冲桥到DDR存储器），64位AXI接口非阻塞，多层AHB总线矩阵，支持多主方案，支持10个主设备和7个从设备两个AHB/APB接口到FPGA结构（支持主/从设备）两个DMA控制器，从Cortex-M3处理器卸载数据事务� 用于MSS外围设备之间的数据传输的8通道外围设备DMA（PDMA）和用于eSRAM和DDR存储器之间的数据传送的存储器高性能DMA（HPDMA）
SDRAM支持1.2 V核心电压多标准用户I/O（MSIO/MSIOD）LVTTL/LVCMOS 3.3 V LVCMOS 2.5 V DDR（SSTL18_1、SSTL18_2）LVDS、MLVDS、标准PCI LVPECL（仅限接收器）DDR、DDR2、DDR3、LPDDR、SSTL2、SSTL18、HSTL LVCMOS 2.5伏迷你LVDS、RSDS差分
时钟源高达两个高精度32KHz至20MHz主晶体振荡器1MHz嵌入式RC振荡器50MHz嵌入式RC振荡
至8个时钟调节电路（CCC），带至8个集成模拟PLL� 具有8个输出相位和45个输出相位的输出时钟� 相位差（乘除和延迟能力）频率：输入至200 MHz，输出至400 MHz
基于标准细胞/SEU免疫闪存/SEU免疫
串行控制器0（PCIe、XAUI/XGXS）+本机SERDES
串行控制器1（PCIe、XAUI/XGXS）+本机SERDES
AES AHB APB AXI COMM_BLK DDR DPA ECC EDAC ETM FDDR FIC FIIC HS USB OTG IAP MACC高级加密标准高级高性能总线高级外围总线高级可扩展接口通信块双数据速率差分功率分析椭圆曲线加密错误检测和纠正FPGA结构接口中的嵌入式跟踪宏单元DDR2/3控制器控制器结构接口中断控制器高速USB 2.0在线应用程序编程乘法累加MDDR MMUART MPU MSS SECDED SEU SHA SMC_FIC TSE ULPI UTMI WDT XAUI XGMII XGXS DDR2/3控制器MSS多模UART内存保护单元微控制器子系统单错误纠正双错误检测单事件翻转安全散列算法软内存控制器三速以太网（10/100/1000 Mbps）UTMI+低引脚接口USB 2.0收发器宏单元接口看门狗定时器10 Gbps连接单元接口10千兆媒体独立接口XGMII扩展子层
特色
以最低的系统总成本实现高集成度的FPGA
IGLOO2 FPGA系列提供了基于4输入查找表（LUT）的结构、5G收发器、高速通用I/O（GPIO）、块RAM和数字信号处理（DSP）块，具有差异化、成本和功耗优化的架构。与同类产品相比，下一代IGLOO2 FPGA架构提供了高达5倍的逻辑密度和3倍的结构性能，并将基于非易失性闪存的结构与最多数量的GPIO、5G串行化/反串行化（SERDES）接口和PCI Express®（PCIe®）端点相结合。
