特色
- 此3:1交换机由两个级联的2:1交换机实现
- 第一个2:1 10G MUX由TB_ENA、AUXIO_EN和DP_PD引脚控制
- 第二个2:1 AUX MUX由720 Mbit/s差分FAUX（或1 Mbit/s AUX）和DDC（直接显示控制）信号的CA_DET信号复用控制
- 当CA_DET为HIGH时，选择DDC路径
- 差分TB通道
- 低插入损耗：在5 GHz时为-1.3 dB
- 低回波损耗：5 GHz时<-20 dB
- 低导通状态电阻：8α
- 带宽：10 GHz
- 低关断状态隔离：5 GHz时为-20 dB
- 低串扰：5 GHz时为-36 dB
- 差分输入电压VID:1.2V（最大值）
- 差分AUX通道
- 低插入损耗：5 MHz时为-1.1 dB，360 MHz时为1.8 dB
- 低回波损耗：5 MHz时为-18 dB，360 MHz时为16 dB
- 低导通状态电阻：13α（典型值）16α（最大值）
- 带宽：3 GHz
- 低关断状态隔离：5 MHz时为-80 dB，360 MHz时为55 dB
- 低串扰：在2.7 GHz时为-26 dB
- 共模输入电压VIC:0 V至3.3 V
- 差分输入电压VID:1.4V（最大值）
- DDC通道
- ON状态电阻：50α（最大值）
- 100 kHz 3.3 V电压摆动信号
- AUXIO+和AUXIO-输出均具有85kα（∓20%）电阻器
- 85 kαAUXIO上拉电阻器
- 始终存在85 kαAUXIO+下拉电阻器
- 差分DP ML信号和LSTX/LSRX信号之间的多路复用
- DP ML（DisplayPort主链路）运行的HBR2数据速率高达5.4 Gbit/s
- 低速DC耦合信号LSTX和LSRX是3.3V单端信号，以1Mbit/s运行
- 用于DP MUX的5.4 Gbit/s DP-DPMLO路径
- DP-DPMLO路径的低插入损耗：2.7 GHz时为-1.2 dB
- DP-DPMLO路径的低回波损耗：2.7 GHz时为-15 dB
- DP-DPMLO路径的低导通状态电阻：9α
- 高带宽：5.5 GHz
- 低关断状态隔离：在2.7 GHz时为-20 dB
- 低串扰：在2.7 GHz时为-25 dB
- 共模输入电压VIC:0 V至3.3 V
- 差分输入电压VID:1.4V（最大值）
- DP MUX的LS-DPMLO路径
- 低插入损耗：5 MHz时单端插入损耗（ON）为-1.0 dB
- 低回波损耗：单端回波损耗（ON）在5 MHz时为-20 dB
- 低导通状态电阻：VDD=3.3 V时为16α（典型值）
- 高带宽：单端-3dB带宽为1GHz
- 低关断状态隔离：5 MHz时单端插入损耗（off）为-60 dB
- 低串扰：5 GHz时-40 dB
- HPD（热插拔检测）缓冲器的输入电压为5V
- HPDOUT和CA_DETOUT缓冲区
- CA_DET输入漏电流<0.1μ
- 集成1 M LSRX缓冲器 LSRX缓冲器输入上的下拉电阻器（R1）
- LSTX引脚上集成8.75 kα上拉电阻器（R4）
- 当AUXIO_EN=1、TB_ENA=0和DP_PD=1时，CBTL05024处于检测模式
- TB MUX的AUXIO+和AUXIO-被禁用
- 在DP MUX中选择LS路径
- CA_DET和HPD缓冲区打开
- 当CBTL05024处于检测模式时，该芯片消耗<18µW
- 正在申请专利的高带宽模拟传输门技术
- 极低的对内差分偏斜（典型值为5 ps）
- 连接器引脚上的反向电流保护（AUXIO+/-、DPMLO+/-、CA_DET和HPD引脚）
- 所有通道均支持轨对轨输入电压
- 具有滞后的全CMOS输入缓冲器
- 单个3.3 V∓10%电源
- HVQFN24 3 mm x 3 mm封装，0.4 mm间距，用于散热和电气接地的外露中心垫
- 静电放电：2000伏HBM，1000伏CDM
- 工作温度范围-20°C至85°C
