TSB43AB21AIPDTEP

德州仪器TSB43AB21AIPDTEP设备是一种集成的1394a-2000 OHCI PHY/链路层控制器（LLC）设备，以及1394开放主机控制器接口规范（1.1版）。它能够以100Mbit/s、200Mbit/s和400M bit/s在33MHz PCI总线和1394总线之间传输数据。TSB43AB21AIPDTEP设备提供一个1394端口。TSB43Ab21AIPDTIP设备还支持IEEE Std 1394a-2000断电功能，用于电池操作应用和仲裁增强。

根据1394开放主机控制器接口规范（OHCI）和IEEE Std 1394a-2000的要求，内部控制寄存器是内存映射的，不可刷新。PCI配置头通过PCI指定的配置周期访问，它提供即插即用（PnP）兼容性。此外，TSB43AB21AIPDTEP设备符合PC 2001设计指南要求中规定的PCI总线电源管理接口规范。TSB43AB21AIPDTEP设备支持D0、D1、D2和D3电源状态。

TSB43AB21AIPDTEP设计提供PCI总线主突发，并且能够在连接到存储器控制器之后以132M字节/秒的速度传输数据缓存线。因为PCI延迟可能很大，所以提供了深FIFO来缓冲1394数据。

TSB43AB21AIPDTEP设备为SBP-2性能提供物理写入发布缓冲区和高度调整的物理数据路径。TSB43AB21AIPDTEP设备还提供多个同步上下文、多个缓存线突发传输和高级内部仲裁。

先进的CMOS工艺实现了低功耗，并允许TSB43AB21AIPDTEP器件以高达33MHz的PCI时钟速率工作。

TSB43AB21AIPDTEP PHY层提供了在基于电缆的1394网络中实现单端口节点所需的数字和模拟收发器功能。电缆端口包含两个差分线路收发器。收发器包括根据需要监视线路状况的电路，以确定连接状态、初始化和仲裁以及分组接收和传输。

TSB43AB21AIPDTEP PHY层仅需要外部24.576MHz晶体作为电缆端口的参考。可以提供外部时钟来代替晶体。内部振荡器驱动内部锁相环（PLL），该锁相环产生所需的393.216-MHz参考信号。该参考信号被内部划分以提供控制出站编码选通和数据信息的传输的时钟信号。49.152-MHz时钟信号被提供给集成LLC用于同步，并用于接收数据的再同步。

通过电缆端口传输的数据位从集成LLC接收，并与49.152-MHz系统时钟同步在内部锁存。这些比特被串行组合、编码并以98.304M、196.608M或393.216M比特/秒（分别称为S100、S200或S400速度）传输，作为出站数据选通信息流。在传输期间，编码的数据信息在双绞线B（TPB）电缆对上差分传输，而编码的选通信息在双线对A（TPA）电缆对中差分传输。

在数据包接收期间，接收电缆端口的TPA和TPB发射器被禁用，该端口的接收器被启用。在TPA电缆对上接收编码数据信息，在TPB电缆对上发送编码选通信息。接收的数据选通信息被解码以恢复接收时钟信号和串行数据位。串行数据位与本地49.152-MHz系统时钟重新同步，并发送至集成LLC。

TPA和TPB电缆接口都包含差分比较器，以在初始化和仲裁期间监测线路状态。内部逻辑使用这些比较器的输出来确定仲裁状态。TPA通道监测输入电缆共模电压。在仲裁期间使用该共模电压的值来设置下一分组传输的速度。此外，TPB通道监测TPB对上的输入电缆共模电压，以确定是否存在远程提供的双绞线偏置电压。

TSB43AB21AIPDTEP器件在TPBIAS端子处提供1.86-V标称偏置电压，用于端口端接。当远程接收器通过电缆看到该偏置电压时，表明存在有效连接。该偏置电压源必须由1.0μF的外部滤波电容器稳定。

TSB43AB21AIPDTEP设备中的线路驱动器在高阻抗电流模式下工作，设计为与外部112-±1%一起工作。

当TSB43AB21AIPDTEP设备的电源关闭且双绞线电缆连接时，TSB43Ab21AIPDTET发射器和接收器电路对电缆呈现高阻抗，且不会在电缆的另一端加载TPBIAS电压。

当设备处于低功率状态（例如，D2或D3）时，如果端口不活动（断开、禁用或挂起），TSB43AB21AIPDTEP设备将自动进入低功率模式。在此低功耗模式下，TSB43AB21AIPDTEP设备禁用其内部时钟发生器，还禁用各种电压和电流参考电路，具体取决于端口的状态（例如，某些参考电路必须保持活动状态，以便检测新的电缆连接、断开连接或传入TPBIAS）。当端口被断开或禁用且端口中断启用位被清除时，达到最低功耗（超低功耗睡眠模式）。

当OHCI偏移量50h/54h处的主机控制器控制寄存器中的位19（LPS）（参见第4.16节，主机控制器控制注册表）设置为1时，或当发生端口事件时，TSB43AB21AIPDTEP设备退出低功率模式，该端口事件要求TSB43AB11AIPDTIP设备变为活动状态，以响应事件或通知LLC事件（例如，在挂起的端口上检测到输入偏置，在挂断的端口上探测到断开连接，或者在未禁用的端口上监测到新连接）。当TSB43AB21AIPDTEP设备处于低功率模式时，内部49.153-MHz时钟在OHCI偏移量50h/54h（见第4.16节，主机控制器控制寄存器）的主控制器控制寄存器中的第19位（LPS）设置为1后2毫秒内变为活动（且集成PHY层变为可操作）。

TSB43AB21AIPDTEP设备支持硬件增强，以更好地支持数字视频（DV）和MPEG数据流的接收和传输。这些增强是通过OHCI偏移A88h处的同步接收数字视频增强寄存器实现的（参见第5章，TI扩展寄存器）。增强功能包括对传输的DV和MPEG格式流的自动时间戳插入，以及对接收的DV流的公共等时分组（CIP）报头剥离。

CIP格式由IEC 61883-1:1998规范定义。对同步数据上下文的增强被实现为DV和MPEG CIP格式的同步时间戳的硬件支持。TSB43AB21AIPDTEP设备支持修改同步时间戳字段，以确保通过软件插入的值不过时，即，当传输数据包时，该值小于当前周期计时器。

特色