说明
SN65LVDS109和SN65LVDS117被配置为两个相同的存储体，每个存储体具有一个连接到四个（'109）或八个（'117）差分线路驱动器的差分线路接收器。输出成对排列，其中一个输出来自
两个银行中的每一个。为每对输出提供单独的输出使能，并为所有输出提供额外的使能。线路接收器和线路驱动器实现了低压差分信号（LVDS）的电气特性。如EIA/TIA-644中所述，LVDS是一种数据信令技术，
低噪声发射、高噪声抗扰度和高开关速度。（注：数据传输的最终速率和距离取决于介质的衰减特性、与环境的噪声耦合以及其他系统特性。）
特征
•两个线路接收器和八（109）或十六（117）个线路驱动器满足或超过
ANSI EIA/TIA-644标准要求
•典型的数据信令速率为400 Mbps或时钟频率为400 MHz
•每组成对排列的输出
•启用逻辑允许单独控制每个驱动器输出对以及所有输出
•低压差分信号，典型输出电压为350 mV-Ω
负载
•与具有外部终端网络的LVDS、PECL、LVPECL、LV TTL、LVCMOS、GTL、BTL、CTT、SSTL或HSTL输出电气兼容
•传播延迟时间<4.5 ns
•输出偏差小于550 ps银行偏差小于Than150 ps部分到部分偏差小于
1.5纳秒
•总功耗通常小于500 mW，启用所有端口，频率为200 MHz
•禁用或Vcc<1.5 V时，驱动器输出或接收器输入等于高阻抗
•母线引脚ESD保护超过12 kV
•采用收缩型小外形包装
终端间距为20米的包装
