这些8位寄存器具有专为驱动高电容或相对低阻抗负载而设计的3态输出。高阻抗3态和增加的高逻辑电平驱动器为这些寄存器提供了直接连接到总线组织系统中的总线并驱动总线的能力，而不需要接口或上拉部件。这些设备对于实现缓冲寄存器、I/O端口、双向总线驱动器和工作寄存器特别有吸引力。
LS373和S373的八个锁存器是透明的D型锁存器，这意味着当使能（C或CLK）输入为高时，Q输出跟随数据（D）输入。当C或CLK为低电平时，输出被锁存在设置的数据电平。
LS374和S374的八个触发器是边缘触发D型触发器。在时钟正转换时，Q输出被设置为在D输入处设置的逻辑状态。
“S373”和“S374”器件的使能/时钟线处的施密特触发器缓冲输入简化了系统设计，因为由于输入滞后，交流和直流噪声抑制通常提高了400mV。缓冲输出控制（OC）输入可用于将八个输出置于正常逻辑状态（高或低逻辑电平）或高阻抗状态。在高阻抗状态下，输出既不负载也不显著驱动总线。
OC\不会影响锁存器或触发器的内部操作。也就是说，即使输出关闭，也可以保留旧数据或输入新数据。
特色
- 单个包装中可选择八个锁扣或八个D型触发器
- 三态总线驱动输出
- 加载的完全并行访问
- 缓冲控制输入
- 时钟使能输入具有滞后，以改善噪声抑制（’S373和’S374）
- P-N-P输入减少数据线上的直流负载（S373和S374）
