此正边缘触发触发器利用TTL电路实现具有直接清除(CLR)输入的D型触发器逻辑。满足设置时间要求的数据(D)输入端的信息被传送到时钟脉冲正沿的输出端。时钟触发发生在特定的电压电平,并且与正向脉冲的转变时间不直接相关。当时钟(CLK)输入处于高电平或低电平时,D输入信号对输出没有影响。
特色
- 包含四个具有双轨输出的触发器
- 缓冲时钟和直接清除输入
- 应用程序包括:
- 缓冲区/存储寄存器
- 移位寄存器
- 图案生成器
此正边缘触发触发器利用TTL电路实现具有直接清除(CLR)输入的D型触发器逻辑。满足设置时间要求的数据(D)输入端的信息被传送到时钟脉冲正沿的输出端。时钟触发发生在特定的电压电平,并且与正向脉冲的转变时间不直接相关。当时钟(CLK)输入处于高电平或低电平时,D输入信号对输出没有影响。