创新互连：基于芯片的处理器的未来？

1965年，Gordon Moore假设微芯片上的晶体管数量大约每两年翻一番。过去几十年表明，这是一个准确的预测，因为每个新发布的芯片上都封装了更多的晶体管，节点尺寸也急剧缩小。

尽管如此，在不对器件功能产生负面影响的情况下，半导体节点尺寸的减小是有限的。据《麻省理工技术评论》报道，半导体行业已经承认，工艺节点尺寸将很快停止缩小，从而终结我们所知的摩尔定律。

有效避开节点大小限制的一种有前途的方法是芯片级异构集成。这意味着在一个封装内连接几个专用的、较小的半导体器件，以创建封装中系统（SiP），而不是片上系统（SoC）。通过将芯片的功能拆分为称为小芯片的较小设备，半导体制造商可以实现比单片SoC更高的产量。

 

显示基于小芯片的IC的插图。图片由亚太经合组织提供

 

近年来，随着AMD的Zen 2等基于小芯片的处理器越来越受欢迎，行业研发的重点是提高异构架构中的芯片间互连能力。

 

SiP芯片体系结构的兴起

除了提高产量外，异构小芯片架构还允许制造商通过在单个封装中组合不同类型的内核来创建优化的处理器。例如，异构移动处理器可以在单独的小芯片上同时具有高性能、高功耗的内核和低性能、低功耗的内核。这使得被称为调度器的操作系统程序能够确定哪些程序（线程）专用于每种类型的内核，并优化总体功率和性能。

 

显示现代操作系统调度器如何利用异构CPU架构的流程图。图片由曼彻斯特大学提供

 

即便如此，基于小芯片的设计也有其自身的技术挑战。SiP小芯片体系结构的主要障碍之一是构建一种具有成本效益、性能和功率效率的芯片到芯片互连。

 

用于芯片对芯片通信的并行互连

与其他系统一样，有两种广泛类型的物理层管芯到管芯互连：并行和串行。并行和串行互连都具有重要的优点，并且取决于SiP的几何形状来使用。通常，有三种类型的SiP几何结构：2D、2.5D和3D。

 

美国国家航空航天局的电子零件和封装计划（NEPP）展示了小芯片封装的进展。图片由美国国家航空航天局提供 

 

从历史上看，基于小芯片和SoC架构通常使用2D封装几何形状。对于这样的几何形状，其中两个小芯片可以相距相对较远，串行SerDes PHY通常与仅使用一根导线传输的时钟和数据一起使用。

SerDes是一个串行器/解串器系统。该系统从一个小芯片接收并行时钟和数据信号，将其串行化为单根导线，并以非常高的数据速率在基板上传输到另一个小晶片。这在较长的传输距离上是有用的，例如在2D几何SiP系统中的传输距离，因为它消除了在并行互连中发生的时钟和数据线之间的时序偏移。在这种情况下，定时偏斜是指由于传输线中的传播延迟而导致的数据和时钟信号在接收器处的到达时间的差异。

 

两个小芯片之间的SerDes互连。图像由Microchip Technology和NASA提供

 

然而，SerDes互连是有代价的：由于串行化数据和时钟并随后在接收器处恢复这两个信号所需的复杂电路，它们通常消耗更多的功率。

为了解决这个问题，半导体设计公司已经开始研究使用并行互连和内插器的2.5D和3D小芯片几何形状。插入器允许小芯片堆叠，并大大减少了数据和时钟信号在小芯片之间传输所需的距离。此外，插入器允许非常高密度的并行连接。

 

高密度内插器促进了两个小芯片之间的并行互连。图像由Microchip Technology和NASA提供

 

因为2.5D和3D几何形状通过垂直堆叠减少了模具之间的距离，所以时序偏斜不会像2D几何形状那样成为问题。因此，并行互连提供了功率效率的最佳组合，同时仍然能够匹配2D几何形状中使用的SerDes方法的带宽。

此外，并行互连还可以实现低得多的延迟传输，因为不再存在与SerDes系统中的串行化、去串行化、编码和解码相关联的任何开销。事实上，英特尔已经表明，与SerDes系统相比，其高级接口总线（AIB）标准的总延迟（延迟）要低得多。

 

表显示了AIB标准与SerDes系统相比更低的延迟。图片由英特尔提供 

 

芯片互连协议的标准化

随着高性能计算和机器学习的兴起，异构处理器必须处理的工作负载急剧增加。因此，一种名为通用小芯片互连快车（UCIe）的新协议标准已经宣布，以帮助在整个半导体行业建立一个开放的小芯片生态系统。UCIe是一个分层协议，它指定了一个物理层、一个芯片到芯片适配器层和一个协议层。它允许使用2D和2.5D几何图形进行封装，如下图所示。

 

UCIe层和包装选项。图片由通用芯片互联快递提供

 

UCIe寻求成为半导体行业中使用的一种节能且具有成本效益的标准，并可能在未来的异构架构中发挥关键作用。