运用类比IP自动化方案 优化SoC开发专案的成本与时程

此次的东西讲座特別邀请英国类比IP新创公司Agile Analog现身说法，一揭类比与数位设计的差异与新流程。本场次由亚太地区FAE雷明峰先生担任主讲，现场也从不同角度提出对于设计开发与应用方向的看法。

图一 : 东西讲座特別邀请英国类比IP新创公司Agile Analog现身说法，一揭类比与数位设计的差异与新流程。

现今半导体产业，随着制造技术的领先与高度专业化，研发、制造、设计部门间的多领域合作更是重要，而每个晶片都需要不同的IP设计，高度可配置、跨制程节点的类比IP供应商Agile Analog，建立了一种新方式提供广泛的类比IP，并适用于所有半导体制程。

Agile Analog成立于2017年，总部位于英国剑桥，其产品和服务是根据客户所提出不同的参数需求作客制化，致力于补足客户基础IP的差异性，将其有限资源用在最高附加价值上，形成互补关系。并利用其Composa平台方法进行自动化模拟，产出适合客户规格的设计结果。

Agile Analog是一家半导体IP的供应商，IP是SIP（Silicon Intellectual Property）的产业说法，中文名称为「硅智财」，是一种经过事先定义、经验证、可以重复使用的功能元件组块，若将IC设计比喻为堆积木，那么IP就是各种造型的积木，即IC设计人员可根据不同的IP模组，组合出符合需求的IC。而採用IP的优点在于能加速完成设计、确保设计品质、降低设计成本。

针对目前半导体制造最常见的CMOS制程，雷明峰表示，CMOS具有高抗噪性、低静态功率损耗，而且根据使用方式的不同，CMOS可以是变容二极管（可作为变电电容以及固定储能）、电容器、电阻器，甚至是BJT，为当今主流IC生产技术。

图二 : Agile Analog亚太地区FAE雷明峰

硅验证每一次修改 IP风险和成本也随之增加

在数位逻辑电路方面，NAND gate反向逻辑闸，为最基本单元，由两个PMOS并联，两个NMOS串联，在数位设计上将逻辑电路佈局搭配真值表辅助，多久时间输出、多少功率、耗电量，可制作出成千上万的电晶体模拟表，经由查表算出来，得到大型电路运作结果。

类比方面，Differential Pair Amplifier差动放大器，是一种将两个输入端电压的差，以单一输出固定增益放大的功率放大器，参数需具有电源等级、每一个电晶体的偏压范围、电路特性规格需求、频率反应等；而非理想第二级效应，例如杂讯干扰、稳定度、匹配、缐性度/非缐性度需求、对称性等。

雷明峰表示，数位设计流程较为缐性、反复性步骤较少、与制程的相关性较低、高自动化；而类比为迴圈式，偏好Silicon验证、性能和功能通常与制程绑定在一起、低自动化。一个好的类比IP条件，规格需定义清楚、具成熟稳定的电路架构、精准的PDK、完整的模拟、详细的佈局、有经验的团队执行设计。

雷明峰进一步指出，硅验证类比IP是一个IC或IP是经过量测结过，数据和原先规划的为一致，成立的条件有制程选择、设计参数、功能等，随着对原始版本的每一次修改，IP的风险和成本都会增加，离开原始设计团队的每一步，问题的风险都会增加。

针对Agile Analog目前所提供的产品与服务模式，雷明峰表示，Agile Analog仍是一家IP公司，提供各式各样的类比IP，而这些IP是以自动化的方式所生产出来的。他强调，虽然Agile Analog的核心价值是在这个自动化工具，但这个工具目前并沒有授权给客户自行运用的模式，也不是Agile Analog的服务理念。