随着芯片制造商持续推动技术世代演进，要维持前段制程（FEOL）中晶体管微缩、中段（MOL）及后段制程（BEOL）中触点与互连线技术相同的开发时程，已变得充满挑战。在本文中，IMEC的CMOS器件技术主管Naoto Horiguchi和纳米互连项目主管Zsolt Tokei汇整各自的领域专长，联手一同呈现先进制程技术的发展路线图。沿着微缩化路线，他们在FEOL中引入了新的器件架构，而在MOL和BEOL中引入了新颖的材料和集成方案。他们讨论了各种不同可选方案背后的现状、挑战和原理，这些方案为芯片行业提供了一条通往1nm技术世代的可能之路。

前沿逻辑芯片的制造可以细分为三个单独的部分：前段制程（front-end-of-line，FEOL）、中段制程（middle-of-line，MOL）和后段制程（back-end-of-line，BEOL），FEOL、BEOL 和 MOL 是逻辑芯片制造的关键部分。FEOL涵盖了芯片有源部分的加工，即位于芯片底部的晶体管。晶体管充当电子开关，采用3个电极进行操作：栅极、源极和漏极。源极和漏极之间导电沟道中的电流可以被“接通”和“关断”，该操作由栅极电压控制。BEOL是加工的最后阶段，指的是位于芯片顶部的互连。互连是复杂的布线方案，它分配时钟和其他信号，提供电源和地，并将电信号从一个晶体管传输到另一个晶体管。BEOL在不同金属层中进行布线，包括局部（Mx）线、中间线、半全局线和全局线。总层数可以多达15层，而Mx层的典型数量在3～6层之间。这些层中的每一层都包含（单向）金属线和介电材料，金属线通过有规律的轨道（track）进行布局。金属层之间以通孔（via）结构垂直互连，而通孔以金属填充。FEOL和BEOL由MOL联系在一起。MOL通常由微小的金属结构组成，作为晶体管的源极、漏极和栅极的触点。这些结构连接到BEOL的局部互连层。虽然单元尺寸在微缩，但是，要连接到的引脚数量大致不变，这意味着接触它们的难度更大。随着器件微缩继续缩小到3nm及以下，这三部分制程都伴随着许多挑战，因此，迫使芯片制造商在FEOL中转用新的器件架构，以及在BEOL和MOL中采用新的材料和集成方案。在本文中，我们介绍了IMEC对微缩路线图的看法，并深入探讨了各种可选方案。从最先进的主流FEOL、BEOL和MOL技术开始，我们逐步引入新的FEOL器件架构，即：全包围栅极（GAA）纳薄片（nanosheet）、叉型片（forksheet），以及互补型场效应晶体管（CFET）器件。这些架构将直接影响局部互连层，要求采用新型BEOL材料（如钌 (Ru)、钼 (Mo) 和金属合金）和新的集成方案（即混合金属化（hybrid metallization）、半镶嵌（semi-damascene）和具有零通孔结构的混合通道高度）。在这一激动人心的开发旅程中，我们还引入了有助于提高MOL连接性的结构微缩助推器（如自对准栅极触点 (SAGC) 和埋入式电源轨 (BPR)）。这些助推器还将有助于减小标准单元级的面积，借助的方法是降低局部互连导线层中的金属轨道数，这被称为轨道高度微缩化。

最先进的主流技术及其微缩瓶颈SiSC

FEOL中的FinFET

根据摩尔定律，晶体管尺寸每两年缩小0.7倍。为了保持这种微缩步调，业界在几年前就从“老式”的平面MOSFET转向了FinFET晶体管架构。在FinFET中，源极和漏极端子之间的沟道呈鳍片状，栅极环绕这个3D沟道，从沟道的3个侧面提供控制。这种多栅极结构可以消除短沟道效应，短沟道效应在栅极长度减小时开始降低晶体管的性能。2012年，第一款商用22nm FinFET问世。从那时起，为了提高性能和减小面积，人们对架构进行了改进。例如，鳍片的高度增加了，目的就是要在相同的焊装面积下获得更高的器件驱动电流。如今，业界已经有7nm芯片投入生产，其“内部”含有FinFET。在最先进节点的单元层面，轨道高度为6T的标准单元每个器件具有2个鳍片，触点间距小至57nm。这里所说的6T，意思指的是在单元高度范围内可以容纳6条金属线。

图1：IMEC对CMOS技术微缩路线图的看法。

BEOL中的铜基和钴基双镶嵌

为了跟上前段制程中的面积微缩，BEOL尺寸以更快的速度减小，这导致金属间距越来越小，导线的横截面积也越来越小。如今，大多数关键的局部互连（M1和M2）的金属间距都只有40nm。铜基双镶嵌（dual damascene）是制造互连线的主要工艺流程。双镶嵌始于在结构上沉积低k值介电材料。这些低k值薄膜专为降低芯片的电容和延迟而设计。在接下来的步骤中，会形成通孔和沟槽。最近，所有主要的逻辑器件制造商都宣布在他们的技术中使用了EUV光刻技术，以便在狭窄的间距下保持成本效益。在图案化之后，添加金属阻挡层，以防止铜原子迁移到低k值材料中。通过衬垫层和铜种子对阻挡层进行涂覆之后，对结构进行铜电镀，然后采用化学机械抛光（CMP）步骤来完成双镶嵌模块。

图2：具有2个鳍片的6T标准单元设计（CPP=栅极间距；FP=鳍片间距；黑色=M2金属层布线轨；红色=栅极；蓝色=栅极触点；绿色=有源部件（即鳍片）；紫色=有源触点）。


布线拥塞和显著的RC延迟（由于电阻-电容
(RC)
乘积增大所致）已经成为进一步微缩互连线的重要瓶颈，因而推动了在BEOL中引入新材料和集成方案的需求。最近，业界已将钴（Co）用作局部互连线的替代金属材料，而且一些公司在中间层使用气隙作为替代的低k值介电材料。

在MOL中：减小接触电阻，提升连接性

FEOL和BEOL之间的连接由MOL提供。过去长久以来，MOL以单层触点布局，但是现在它逐步扩展到数层，例如包括Mint和Vint层。这些层将电信号从晶体管的源极、漏极和栅极传送到局部互连线，反之亦然。在晶体管方面，源极/漏极接触电阻已经成为芯片行业关注的重要问题。随着晶体管尺寸的缩小，可用于制造触点的面积相应地减小了。由于源极/漏极接触电阻与该接触面积成反比，这就导致了源极/漏极接触电阻的急剧增加。多年来，IMEC开发了改进的源极/漏极接触方案，以减小寄生电阻，这主要是通过提高半导体侧的掺杂水平，以及优化金属（通常是过渡金属硅化物）和半导体之间的界面质量来实现的。

图3：（左）MOL中的芯片堆叠；（右）自对准栅极触点。


为了进一步提高MOL中的连接性，我们引入了结构微缩助推器（structural
scaling boosters）。其中一个例子是自对准栅极触点（self-aligned gate
contact），它允许将栅极触点直接放置在有源器件的顶部。这使得栅极接入更加灵活，并减小了整体接触面积。业界在当今的芯片设计中采用了这种技术，以进一步改善可布线性。

FEOL、BEOL和MOL的下一个创新选择SiSC

FEOL：垂直堆叠的纳米片器件及其延伸版本叉型片

随着器件微缩推进到5nm以下，预计FinFET将走到尽头。因为在栅极长度减小的情况下，该器件不能提供足够的沟道静电控制。除此之外，向更低（5T）轨道高度标准单元的演进需要向单鳍片器件过渡，即使鳍片高度进一步增加，单鳍片器件也不能提供足够的驱动电流。这时，垂直堆叠的全包围栅极（GAA）纳米片晶体管进入了人们的视野。它们可以被认为是FinFET器件的自然演变。只要想象一下，将FinFET侧置，并将其分成独立的水平层片，这些层片构成了沟道。由于现在栅极完全包裹在沟道周围和沟道之间，因此与FinFET相比，可以获得更优的沟道控制。同时，将沟道在3D空间中的截面分布进一步优化，能够优化每个焊装配置中的有效驱动。

图4：垂直堆叠的GAA 纳米片晶体管的优化：（左）纳米片的形状控制；（右）纳米片的垂直间隔调降。


IMEC自2015年以来一直致力于这种架构的研究，从而优化了最关键的工艺步骤。制造垂直堆叠的GAA纳米片晶体管的工艺流程首先是外延沉积多个Si/SiGe层，并形成和填充浅沟槽隔离（STI）模块。在后面的步骤中，选择性地去除SiGe层，释放出Si纳米片结构。在这些Si纳米片层的周围和中间，以双重功能置换金属栅极（RMG）流程，形成栅极叠层。除了实现优化的工艺步骤，IMEC团队还开发了将垂直纳米片间距减至10nm以下的工艺。这样一来，寄生电容就可以大幅降低。如今，一些芯片制造商正准备向这些器件发展，以生产他们的下一代芯片。为了将纳米片器件的可微缩性延伸到2nm节点及以下，IMEC最近提出了一种替代架构，称为叉型片器件。在这种架构中，纳米片由叉形栅极结构控制，该结构是在栅极图案化之前，通过在pMOS和nMOS器件之间引入介电层来实现。这个介电层从物理上隔离了p栅沟槽和n栅沟槽，使得n与p的间距比FinFET或纳米片器件更紧密。根据仿真结果，IMEC预计这项叉型片设计能实现芯片微缩在尺寸与性能方面更优秀的表现（轨道高度可以从5T缩减到4.3T），以及更低的寄生电容。当它应用在SRAM设计上的时候，有望减小单元面积。

BEOL：混合金属化和半镶嵌

了与FEOL中实现的面积减小保持同步，最关键的局部互连层（M1和M2）的金属间距最终将变得十分紧凑（仅21nm）。现在，这些层之间的通孔的临界尺寸最小可至12～14nm。在传统的铜双镶嵌集成方案中，在实际的铜金属化之前，在沟槽和通孔结构内沉积了阻挡层和衬垫层。但是，在这些狭小的尺寸下，衬垫/阻挡层占据了太多的空间，留给铜填充的空间非常之少。这会对通孔电阻和可变性产生负面影响，现在已经成为一种限制因素。此外，由于存在高电流密度要求，因此电迁移可靠性受到挑战。有效应对该挑战的可选方案之一是混合金属化，其中通孔采用替代金属，例如钌（Ru）、钨（W）或钼（Mo），以无障碍的方式直接连接至芯片底部的铜线。这种结构允许采用更薄（2nm）的铜线阻挡层，在保持电迁移可靠性同时，降低通孔的电阻。虽然从电阻的角度来看，这样的方案会很有吸引力，但关键在于它也是可靠的，这是人们为寻求解决方案而积极研究的领域。

图5：从FinFET到纳米片，再到叉型片的制程结构发展。

为了将导线间距减至21nm以下，IMEC提出了半镶嵌制程，成为引人注目的可选方案。半镶嵌的关键在于容许互连增加高度，同时保持电容的可控性，从而促使整体电路的电阻电容（RC）值获益。从工艺技术的角度来看，半镶嵌使用可图案化的替代金属，最终形成气隙。半镶嵌和双镶嵌的本质区别是省略了金属的化学机械抛光（CMP）步骤，这是双镶嵌工艺流程的最后一步。在半镶嵌工艺中，通孔以单镶嵌方式形成图案，然后用金属填充和过填充，这意味着金属沉积继续进行，直到在电介质上形成一层金属（即，无势垒金属，如钌或钼）为止。然后对金属进行掩模和蚀刻，以形成金属线。通过这种方式，与双镶嵌工艺相反，可以形成具有较高深宽比的导线－ 因此，电阻较小。在金属图案化之后，导线之间的空隙可以由电介质填充，也可以用来在局部层形成部分气隙。预计到了第二代的半镶嵌制程，就能制出完全的气隙（full airgap），并且有序金属合金（ordered metal alloys）也有可能在后段制程的后续阶段中被用作导体。这一连串的措施可以实现世代更迭的渐进式改良。运用气隙，就能抑制因采用高深宽比导线所带来的电容增加。半镶嵌制程预计会用来制造最关键的金属层M1和M2，还能在上面那些重要性相对较低的互连导线层中，与传统的双镶嵌制程或混合金属化方案整合。

MOL：微缩助推器支持的连接性革命

在MOL中，我们已经看到了结构微缩助推器的引入，以改善可布线性。这种连接性的发展将继续下去，允许MOL层的其他实现方案，这取决于器件和互连线之间的连接需求。举例来说，叉型片器件架构允许更灵活的栅极连接和栅极切割，从而提高布线灵活性。另一种新兴的助推器是埋入式电源轨（buried power rail：BPR）。电源轨是供电网络的一部分，传统上在芯片的BEOL（即Mint层和M1层）中实现。相反，BPR被埋在芯片的FEOL中，以帮助释放互连的布线资源。这一具有挑战性的构造直接影响了FEOL和BEOL制造。在2020年超大规模集成电路研讨会（VLSI 2020）上，IMEC在FinFET CMOS测试工具中提出了基于钨（W）的埋入式电源轨（BPR）集成方案，该方案对CMOS特性没有产生不利影响。补充评估研究也显示，在逻辑和SRAM设计中导入BPR作为微缩助推器，可以提供系统级的优势。

图6：混合金属化结构的示意图。

这种集成方案能以所谓的VBPR（Via+BPR）架构进一步扩充。在VBPR架构中，连至埋入式电源轨的通孔与MOL层（M0A导线）压合。在VLSI 2020上，IMEC团队展示了一种钨基BPR，该BPR与Ru通孔（VBPR）相连，以与Ru M0A线接触。这种结构在电阻和电迁移方面获得了优异的表现。此外，我们还需要创新来进一步降低源极/漏极的接触电阻。IMEC已经提出了改进的接触方案，包括将环绕接触（通过金属的原子层沉积实现）作为金刚石外延接触的替代物。这再次扩大了接触面积，因此降低了接触电阻。

进一步的选择：继续向1nm节点迈进SiSC

FEOL中的CFET：通往3T逻辑标准单元之路

超过5T后，单元高度的进一步降低现在主要受限于可布线性问题，这应该在逻辑块层面进行评估。优化可布线性将我们带到了CFET，它扩展了摩尔定律的极限。CFET（Complementary FET）的概念是将nFET以鳍对鳍（fin-on-fin）或片对片（sheet-on-sheet）的方式“折叠”于pFET之上，从而充分利用了器件3D微缩的可能性。这种架构最大的优势是面积微缩，最终能将3T逻辑标准单元和SRAM单元的电路布局面积锐减。

图7：半镶嵌模块：示意图（左）和扫描式电子显微镜（SEM）图片（右）。

在VLSI 2020上，IMEC展示了CFET器件的第一个实验概念证明，它是在单片工艺流程中制备的。该团队设法克服了这一复杂工艺方案的关键工艺难题，即从大块衬底开始，自下而上地加工CFET。如今，人们正在探索采用顺序CFET作为一种替代的、不太复杂的集成流程。在顺序式CFET中，对底层器件（如pFET）进行加工后，再进行晶圆键合，形成顶层器件（如nFET）沟道，然后对顶层器件做进一步的加工。顺序CFET为将在顶层器件中使用的沟道材料提供了更灵活的选择。

BEOL：“零通孔的混合高度”，以及寻找替代导体

金属线的电阻和电容以及通孔仍然是BEOL最关键的参数。应对这个问题的一种方法是采用另一种金属化结构，称为“零通孔混合高度”（hybrid height with zero via）。这种方案可以根据金属线的应用需求，灵活地将电阻换成电容。这个想法是将每个金属层分成三个独立的子层：一条中心线，以及可能在其上方或下方的延伸。对于每个金属层，我们现在得出四种可能的情况（仅中心线；中心线 + 向下延伸；中心线 + 向上延伸；中心线 + 向上和向下延伸）。这允许我们在相同的焊装面积内调整金属线的高度和深宽比。例如，如果该线需要用作对电阻非常敏感的电源轨，则可以形成具有高深宽比（因此电阻小）的导线。如果导线需要传送信号，则仅使用中心线来保持较小的电容。这种结构不仅可以灵活地将电阻换成电容，而且有望提高整体能量和速度。

图8：半镶嵌的技术选择

从加工的角度来看，不同的高度是通过金属凹槽蚀刻步骤来实现的。通过掘开一条直通到底的凹槽，就能将其用作垂直的通孔接线，因而不再需要传统的通孔结构。IMEC正在解决处理这种“零通孔混合高度”结构带来的各种挑战。此外，将标准单元面积减小到3～4轨，就要求导体具有极小的电阻。IMEC探索了多种新型导体材料，这些材料有望获得比钌和钼更好的品质因数。该品质因数被定义为体积电阻率与金属中载流子的平均自由程的乘积。令人感兴趣的是在极度微缩的尺寸下具有低电阻率的有序二元金属间化合物。例如，钌基或铝基化合物（如AlNi或RuV3就属于此类），当然这两者不是唯一选项。所有相关的研究已经显示出多种金属在未来互连应用中的良好特性。寻找下一种新的导体并不容易，但令人鼓舞的是，世界各地的一些研发小组已经接受了这一想法，并正在寻找合适的候选方案。

图9：透射电子显微镜（TEM）显示的集成有Si FinFET的W-BPR导线。

从长远来看，石墨烯/金属混合导体也是一种有趣的选择。众所周知，石墨烯非常薄，具有很高的导电性和导热性。然而，这种材料没有足够的电荷载流子来用作局部互连线。但是，有办法调节电导率。一种方法是使用混合金属/石墨烯方案，其中金属（例如，铜、钌、钼等）被石墨烯包裹。早些时候，IMEC展示了这种混合金属/石墨烯可选方案的低电阻率和高热稳定性。

图10：互补型场效应管（CFET）的架构

MOL：

为了进一步缓解布线拥挤，并满足新提出的晶体管结构的要求，MOL层需要进一步的创新。例如，在CFET中，需要为接触栅极提供新颖的解决方案，如今，这在nFET和pFET器件中是很常见的。此外，高深宽比的通孔将把各种构件互连起来，这些构件现在已经扩展到三维结构。可是，这些深通孔的主要寄生电阻需要降低。通过引入先进的MOL触点（比如材料使用钌），就能实现上述目标。

图11：零通孔混合高度概念图，应用于第二层金属层。

结语SiSC

随着微缩推进到5nm以下，芯片制造商可能会渐渐放弃采用主流技术，比如FEOL中的FinFET，BEOL中的铜双镶嵌制程，以及MOL中的传统触点方案。在本文中，我们呈现了下一代的FEOL、BEOL和MOL制程技术，以及其他能够进一步推动未来的创新选择，提供了一条通往1nm技术节点的可能途径。