·系统内可重编程TM（ISRTM）CMOS CPLD一JTAG接口可重新配置一设计更改不会导致引脚更改一设计变更不会导致时间变更
·高密度一32至512个宏小区一32至2641/0引脚
-五个专用输入，包括四个时钟引脚
·简单计时模型
-无扇出延迟
-无扩展器延迟
-无专用vs.I/O引脚延迟
-PIM无额外延迟
-使用完整的16个产品条款不受惩罚
-指导或分享产品条款无延迟
·3.3V和5V版本
·PCI兼容1]
·所有/O上的可编程总线保持功能
·智能产品术语分配器提供：
-0至16个产品术语适用于任何宏小区
-个别产品术语指导
-本地宏小区之间的产品术语共享
·灵活的计时
-每个设备四个同步时钟一产品术语计时
-每个逻辑块的时钟极性控制
·所有密度的一致封装/引脚提供
-简化设计迁移
-3.3V和5.0V设备的相同引脚
·包装
-PLCC、CLCC、PQFP、TQFP、CQFP、BGA和细间距BGA封装中的44至400根引线
-提供无铅（Pb）包装
一般说明
Ulitra37000M系列CMOS CPLD提供了一系列高密度可编程逻辑解决方案，具有无与伦比的系统性能。Ultra37000系列旨在为高密度CPLD带来22V10的灵活性、易用性和性能。该架构基于通过可编程互连矩阵（PIM）连接的多个逻辑块。每个逻辑块具有自己的乘积项阵列、乘积项分配器和16个宏单元。PIM将来自逻辑块输出端和所有输入引脚的信号分配到逻辑块输入端。
所有Ultra37000设备都是可电擦除和系统内可重新编程（ISR）的，这简化了设计和制造流程，从而降低了成本。ISR功能提供了重新配置设备的能力，而无需设计更改导致引脚输出或定时更改。Cypress ISR功能通过符合JTAG的串行接口实现。数据分别通过TDI和TDO引脚移入和移出。由于Ultra37000设备优越的可路由性和简单的时序模型，ISR允许用户更改现有的逻辑设计，同时修复引脚分配并保持系统性能。
整个系列具有用于ISR和边界扫描的JTAG，并与PCI本地总线规范兼容，满足电气和时序要求。Ultra37000系列在所有I/O上都具有用户可编程总线保持功能。
特色
•系统内可重新编程™ （以色列）™) CMOS CPLD
-JTAG接口可重新配置
-设计更改不会导致引脚更改
-设计变更不会导致时间变更
•高密度
-32至512个宏小区
-32至264个I/O引脚
-五个专用输入，包括四个时钟引脚
•简单的时序模型
-无扇出延迟
-无扩展器延迟
-无专用与I/O引脚延迟
-PIM无额外延迟
-使用完整的16个产品条款不受惩罚
-指导或分享产品条款无延迟
•3.3V和5V版本
•PCI兼容[1]
•所有I/O上的可编程总线保持功能
•智能产品术语分配器提供：
-任何宏小区的0到16个产品术语
-个别产品术语指导
-本地宏小区之间的产品术语共享
•灵活计时
-每个设备四个同步时钟
-产品术语计时
-每个逻辑块的时钟极性控制
•在所有密度范围内提供一致的封装/引脚
-简化设计迁移
-3.3V和5.0V设备的相同引脚
•包装
-PLCC、CLCC、PQFP、TQFP、CQFP、BGA和细间距BGA封装中的44至400根引线
-提供无铅（Pb）包装
（图片：引线/示意图）
