Virtex-E FPGA系列提供高性能、高容量的可编程逻辑解决方案。通过优化新架构以提高放置和布线效率，并采用积极的6层金属0.18μm CMOS工艺，硅效率显著提高。这些进步使Virtex-E FPGA成为掩模编程门阵列的强大而灵活的替代品。Virtex-E家族包括表1中的九个成员。
基于从Virtex FPGA获得的经验，Virtex-E系列在可编程逻辑设计方面向前迈出了一步。Virtex-E系列结合了多种可编程系统功能、快速灵活互连资源的丰富层次结构以及先进的工艺技术，提供了一种高速、高容量的可编程逻辑解决方案，可提高设计灵活性，同时缩短上市时间。
表1:Virtex-E现场可编程门阵列系列成员
设备系统门逻辑门CLB阵列逻辑单元不同的I/O对用户I/O块RAM位分配的RAM位XCV50E716932073616 x 241728831766553624576XCV100E1282363240020 x 302700831968192038400XCV200E3063936350428 x 42529211928411468875264XCV300E4119558294432 x 48691213731613107298304XCV400E56995212960040 x 6010800183404163840153600XC600E9858828662448 x7215552247512294912221184XCV1000E156917833177664 x 962764828166039326393216XCV1600E218874241990472 x 10834992344724589842497664XCV2000E254195251840080 x 12043200344804655360614400XCV2600E326375568558492 x 13857132344804753664812544XCV3200E407438876096104 x 1567300834484596816
特色
射频数据转换器子系统概述
大多数Zynq UltraScale+RFSoC包括一个RF数据转换器子系统，该子系统包含多个射频模数转换器（RF ADC）和多个射频数模转换器（RF DAC）。高精度、高速、功率高效的RF ADC和RF DAC可以单独配置用于真实数据，也可以成对配置用于真实和虚拟I/Q数据。
软判决前向纠错（SD-FEC）概述
一些Zynq UltraScale+RFSoC包括高度灵活的软判决FEC块，用于对数据进行解码和编码，以控制在不可靠或有噪声的通信信道上的数据传输中的错误。SD-FEC块支持用于5G无线、回程、DOCSIS和LTE应用的低密度奇偶校验（LDPC）解码/编码和Turbo解码。
处理系统概述
Zynq UltraScale+MPSoC和RFSoC具有双核和四核版本的Arm Cortex-A53（APU）和双核Arm Cortex R5F（RPU）处理系统（PS）。一些设备还包括专用Arm Mali™-400MP2图形处理单元（GPU）。
