上/下计数器：工作，电路，IC74193引脚输出及其应用
在数字逻辑与计算中，用于计数脉冲的顺序电路被称为计数器。计数器是包括所施加的CLK信号的一组FF，这是FF的广泛应用。这些是单独设计的。。。
在数字逻辑与计算中，用于计数脉冲的顺序电路被称为计数器。计数器是包括所施加的CLK信号的一组FF，这是FF的广泛应用。这些被设计为单独的IC（集成电路），广泛用于数字电路和大型IC。计数器有不同类型，如Johnson计数器、异步或纹波计数器、同步计数器、十进位计数器、环形计数器和上/下计数器。因此，本文讨论了计数器的一种类型，即上行/下行计数器理论–使用应用程序。
什么是递增/递减计数器？
上/下计数器也称为双向计数器，用于根据输入控制引脚的条件在任何方向上进行计数。在不同的应用中，这些用于从零向上计数，以在达到固定值时提供输出条件内的变化；其他用于从固定值向下计数到零，以给出输出条件变化。有一些类型的计数器，如TTL 74LS190和75LS191，它们可以基于向上/向下计数模式的输入引脚的条件在向上和向下计数模式下工作。
递增/递减计数器电路
3位递增/递减计数器的电路图如下所示。这个电路是用触发器设计的。在递增计数器中，每个触发器都通过前一个FF的正常o/p激活（从主触发器的“Q”o/p到下一个FF’s CLK）；而在递减计数器中，每个触发器通过前一FF的补码o/p（从第一FF的输出到下一FF的CLK）被激活。
上行/下行计数器工作
上/下计数器操作可以通过上下的控制输入来控制。此递增/递减计数器可在两种模式下工作，如递增计数模式和倒计时模式。向上计数和倒计时的表格形式如下所示。
计数模式表格如下所示。
| 国家 |
质量控制 | 质量b | 质量保证 |
| 0 |
0 | 0 | 0 |
| 1. |
0 | 0 | 1. |
| 2. | 0 | 1. | 0 |
| 3. | 0 | 1. | 1. |
| 4. |
1. | 0 | 0 |
| 5. | 1. | 0 | 1. |
| 6. | 1. | 1. | 0 |
| 7. | 1. | 1. | 1. |
倒计时模式表格如下所示。
| 国家 |
质量控制 | 质量b | 质量保证 |
| 7. |
1. | 1. | 1. |
| 6. |
1. | 1. | 0 |
| 5. | 1. | 0 |
1. |
| 4. |
1. | 0 | 0 |
| 3. | 0 | 1. | 1. |
| 2. |
0 |
1. | 0 |
| 1. | 0 | 0 | 1. |
| 0 |
0 | 0 | 0 |
正如我们所知，对于向上/向下计数的操作，有时前一个触发器需要从主触发器的Q输出到下一个FF的CLK的输入来进行向上计数，有时需要从主FF的Q^输出到下个FF的CL K的输入以进行向下计数。一般来说，一个FF可以保持1位，所以对于三位操作，它需要3个FF。
在上述电路中，反相器连接在向上计数和倒计数等两条控制线之间，以确保向上计数与向下计数不能同时处于高电平状态。
一旦向上计数或倒计时线保持为高电平，则下侧的AND门将被禁用，因此它们的o/p将为零。因此，它们不会改变“或”门的输出。同时，较高的与门将被启用。因此，“QA”将提供整个OR门以及B触发器CLK输入。同样，“QB”将被选通到C FF的CLK输入。因此，一旦输入信号被施加，它将向上计数，并遵循从000到111的正常二进制计数序列。
同样，一旦向上计数或倒计时线保持为LOW，则上侧AND门将被禁用，而下侧AND门将通过允许Q′A和Q′B在FF的CLK输入中流动而被启用。因此，在这种状态下，当施加i/p脉冲时，该计数器将以递减模式开始计数。
上/下计数器如何计数时钟脉冲？
在递增计数器中，它开始从低到高计数，而在递减计数器中，则开始从高到低计数。在异步3位上/下计数器中，计数器输出取自FF的补码输出，如Q′，而不是每个触发器的正常o/ps。起始计数系列为QA QB QC=>111。CLK‘QA’的每个负边缘都切换其状态。同样，随着QA输出的每一次负转换，QB输出都会切换&QC也会发生同样的事情。因此，计数序列在每个时钟脉冲中继续从7减少到0，以此类推。
在递增计数器中，每个触发器都通过前一个FF的正常o/p激活（从主触发器的“QA”o/p到下一个FF’s CLK）；而在递减计数器中，每个触发器通过前一个FF的补码o/p（从第一个FF QA’的输出到下一个FF CLK）被激活。
在递增计数器中，第一个触发器连接到逻辑0，因此，它将针对每个下降沿进行切换。
第二个触发器的输入连接到第一个FF的“QA”，然后一旦QA＝1，它将改变其状态&存在下降的时钟沿。
同样，第三触发器连接到第二FF‘QB’，然后当QB＝1并且存在下降时钟沿时，它改变其状态。通过这个，我们可以产生递增计数器的计数状态。在每八分之一下降沿之后，计数器将再次达到0 0 0状态。
在递减计数器中，第一个触发器连接到逻辑1，然后它将针对每个下降沿进行切换。
第二触发器的输入连接到第一FF QA’，然后一旦QB’＝1并且存在下降时钟沿，它将改变其状态。
同样，第三FF连接到第二FF QB’，那么一旦QB’＝1并且存在时钟的下降沿，它将改变其状态。通过这个，我们可以简单地产生递减计数器的计数状态。在每八分之一下降沿之后，计数器再次达到0 0状态。
上行/下行计数器IC
上行/下行计数器IC与74193 IC一样是4位的。同步上/下MODULO-16二进制计数器。该IC包括两个CLK输入引脚，用于对固定值进行向上计数和向下计数，因此o/p通过CLK输入同步。
单独的递增计数和递减计数终端用于更高的计数器设计或级联该递增/递减计数器IC。主复位引脚用于复位整个芯片，有源低并行负载i/p引脚用于开始计数任何数字。
IC 74193引脚配置
IC 74193包括16个引脚，其中每个引脚及其功能将在下面讨论。
- 引脚1（CLR）：这是一个激活的低清除i/p。
- 引脚2（CLK）：这是一个时钟i/p信号。
- 引脚3（A（LSB）、引脚4（B）、触针5（C）和触针6（D（MSB）：这些引脚是用于加载数据的预设i/ps。
- 引脚7（ENP）：这是一个活动的高i/p ENP。
- 引脚8（GND）：这是一个接地引脚。
- 引脚9（负载）：这是一个有源低负载i/p引脚。
- 引脚10（耳鼻喉科）：这是一个有源高耳鼻喉科i/p引脚。
- 引脚11（Qd（MSB））、引脚12（Qc）、引脚13（Qb）和引脚14（Qa（LSB））：这些引脚是触发器的输出。
- 引脚15（RCO）：这是一个从0到1的纹波进位o/p逻辑。
- 引脚16（Vcc）：这是电源i/p引脚。
特征
这个IC 74193的特点包括以下内容。
- 其CLK频率为32MHz。
- 其功耗为93mW。
- 4位Modulo-16上/下计数器。
- 可获得预设i/ps。
- 它是可同步编程的。
- 内部波纹携带，便于快速计数。
- n位级联的进位o/p。
- 传播时间为14ns。
使用IC 74193的递增/递减计数器
使用IC74193的递增/递减计数器如下所示。电路的连接如下图所示。在电路中，Vcc连接到引脚16，而清除引脚接地。电路中的输入通过引脚15、10、1和9（PA、PB、PC、PD）提供。输出引脚为3,2,6&7（QA、QB、QC、QD）。逆变器的输入引脚连接到引脚12（进位），而其输出引脚连接到IC或引脚11的负载。
在电路图中，引脚5连接到时钟上升，引脚4连接到时钟下降。一旦引脚4变高，则递增/递减计数器将在递减模式下计数。当引脚5变高时，则该计数器计数处于向上模式。因此，这个74193 IC被用作MOD Up/Down N计数器。
递增计数器和递减计数器之间的差异
递增计数器和递减计数器之间的差异包括以下内容。
| 递增计数器 |
向下计数器 |
| 递增计数器计数从“0”到最高计数。 | 递减计数器从最高值计数到“0”值。 |
| 它按递增顺序统计事件。 | 它按递减顺序统计事件。 |
优点和缺点
这个递增/递减计数器的优点包括以下内容。
- 上行/下行计数器可以在高速模式下级联。
- 该计数器可以基于从低到高的CLK转换而同步递增或递减。
- 这些计数器很容易用触发器设计。
这个递增/递减计数的缺点r包括以下内容。
- 这些计数器没有被广泛使用，因为它们在高时钟速度下是不准确的。
- 对于重新同步，需要额外的FF。
- 由于传播延迟，计数误差可能发生在高CLK频率上。
- 当对大量比特进行计数时，这些计数器具有非常大的传播延迟。
应用
递增/递减计数器的应用包括以下内容。
- 这种类型的计数器可以用作自反转计数器。
- 这个计数器也可以用作时钟分频器电路。
- 这种类型的计数器用于停车位。
- 这些计数器用于低噪声发射和低功率应用。
- 这些被用作分频器。
- 这些有助于设计异步十进制计数器。
因此，这一切都是关于递增/递减计数器的概述——使用应用程序。这里有一个问题要问你，什么是人字拖？