台积电正在与几家成熟的EDA公司合作，包括Synopsys、Cadence、Ansys和Keysight Technologies，以加快从汽车到超大规模计算等应用中芯片的设计流程。


 


TSMC fab

图片（裁剪）由台积电提供

 


这些合作既解决了各种应用的技术挑战，也为台积电提供了一个机会，将其各种工艺技术的功率、性能和面积（PPA）从3nm提高到3DFabric。


 


汽车的N4AE和N3AE

台积电在2023年北美技术研讨会上宣布了其瞄准汽车行业的意图，宣布了N4AE和N3AE（分别为4nm和3nm早期自动）工艺节点，这是台积电4nm和3nm工艺节点的变体。


该公司希望解决汽车制造商面临的独特挑战：汽车芯片的可靠性和安全性标准更高，以及由于需要额外的开发时间来满足这些标准而导致的芯片技术滞后。这意味着，用于汽车的芯片可能落后于尖端芯片几代。


 


TSMC plans to extend its N3E to the automotive market

台积电计划将N3E扩展到汽车市场。图片由台积电提供

 


N3AE和N4AE的工艺设计套件预计将分别于2023年和2024年推出，预计2025年N3A和N4A（3nm和4nm汽车）工艺可用，供应商将有机会开发消费级芯片设计。台积电希望这种循序渐进的方法能让早期参与者比目前的工艺快两年扭转坚固的芯片设计。


滚动以继续内容


 


自主系统的射频和毫米波设计

Synopsys、Ansys和Keysight Technologies正在与台积电合作，为先进的射频（RF）和毫米波（mmWave）系统创建新的设计流程。此次合作将产生使用台积电16nm FinFET紧凑型技术（16FFC）的79 GHz集成电路的设计参考流程。16FFC于2016年由台积电首次投入生产，并已进行了数年的验证。


这一设计过程将通过降低噪声和提高功率转换效率，使自主系统、5G连接和安全系统等需要高可靠性的应用受益。


 


TSMC’s 16nm FinFET

台积电的16nm FinFET。图片由台积电提供

 


Synopsis正在提供其自定义编译器设计环境；Ansys将提供一套多物理签名分析工具（VeloceRF、RaptorX、Exalto和Totem）；Keysight将使用其Pathwave RFPro和RFIC设计工具进行电磁分析和电路仿真。


 


2nm、3nm和3D织物

与此同时，Cadence和台积电正在不止一个方面进行合作。Cadence已使用台积电N3E和N2工艺节点的设计规则手册对其数字和定制/模拟流程进行了认证。


这种协作旨在通过更高效的IC布局来改进设计流程，例如基于网格的结构化设备布局、改进的模拟迁移、布局重用功能以及集成签核质量物理验证的能力。特别地，相对于手动迁移，该过程可以使TSMC过程节点之间的迁移设计更快。它还将使移动设备、人工智能和超规模计算应用的芯片设计者受益。


N3E是台积电的3nm增强工艺节点（第二代3nm），而N2是其2nm工艺节点。基于N3E的芯片计划于2023年下半年进入大批量生产，而基于N2的芯片预计最快将于2025年进入生产。


此外，Cadence还为台积电的3DFabric产品引入了3D-IC平台支持，如集成扇出（InFO）、衬底上晶片上芯片（CoWoS）和集成芯片上系统（TSMC SoIC）。这旨在加快物联网、5G和移动应用中使用的多芯片封装的开发。3D-IC提供系统规划、封装和系统级分析，并使用3Dblox 1.5规范。