GAL18V10B-10LP

描述
GAL18V10最大传播延迟时间为7.5ns，将高性能CMOS工艺与电可擦除（E2）浮栅技术相结合，提供了非常灵活的20引脚PLD。CMOS电路允许GAL18V10B-10LP与双极型电路相比消耗更少的功率。E2技术提供高速（<100ms）擦除时间，提供快速高效地重新编程或重新配置设备的能力。
通过构建流行的22V10架构，GAL18V10B-10LP消除了通常与使用新设备架构相关的学习曲线。通用架构通过允许用户配置输出逻辑宏单元（OLMC），提供了最大的设计灵活性。GAL18V10B-10LP OLMC与标准双极和CMOS 22V10器件中的OLMC完全兼容。
独特的测试电路和可编程单元允许在制造过程中进行完整的交流、直流和功能测试。因此，莱迪思半导体提供了所有GAL产品100%的现场可编程性和功能性。此外，还规定了100个擦除/写入周期和超过20年的数据保留期。
特征
•高性能E2CMOS®技术
-7.5 ns最大传播延迟
-Fmax=111兆赫
-从时钟输入到数据输出的最大5.5 ns
-TTL兼容16 mA输出
-UltraMOS®高级CMOS技术
•低功耗CMOS
-75 mA典型Icc
•所有引脚上的主动上拉
•I²电池技术
-可重构逻辑
-可重新编程的电池
-100%测试/100%产量
-高速电擦除（<100ms）
-20年数据保留
•十个输出逻辑宏单元
-使用标准22V10宏单元架构
-复杂逻辑设计的最大灵活性
•寄存器的预加载和通电复位
-100%功能测试性
•应用包括：
-DMA控制
-状态机控制
-高速图形处理
-标准逻辑速度升级
•用于识别的电子签名

特色

（图片：引出线）